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path: root/fpga/usrp3/top/b200/planahead/planahead.data/sources_1/fileset.xml
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  <FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1">
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    <File Path="$PSRCDIR/sources_1/imports/build/b200.ngc">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../build/b200.ngc"/>
        <Attr Name="ImportTime" Val="1359508205"/>
        <Attr Name="UsedInSynthesis" Val="1"/>
        <Attr Name="UsedInImplementation" Val="1"/>
      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/imports/coregen/fifo_4k_2clk.ngc">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../coregen/fifo_4k_2clk.ngc"/>
        <Attr Name="ImportTime" Val="1359144134"/>
        <Attr Name="UsedInSynthesis" Val="1"/>
        <Attr Name="UsedInImplementation" Val="1"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="DesignMode" Val="GateLvl"/>
      <Option Name="TopModule" Val="b200"/>
    </Config>
  </FileSet>
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